Skip to content
View VSHEV92's full-sized avatar

Block or report VSHEV92

Block user

Prevent this user from interacting with your repositories and sending you notifications. Learn more about blocking users.

You must be logged in to block users.

Maximum 250 characters. Please don't include any personal information such as legal names or email addresses. Markdown supported. This note will be visible to only you.
Report abuse

Contact GitHub support about this user’s behavior. Learn more about reporting abuse.

Report abuse
  • Notes about ESP32 microcontrolers

    1 Updated Nov 23, 2025
  • infra Public

    Scripts for development environment configuration

    Lua Updated Aug 6, 2025
  • Learning-C Public

    Algorithms and data structures in C

    C 1 Updated Jun 25, 2025
  • scr1 Public

    Forked from syntacore/scr1

    SCR1 is a high-quality open-source RISC-V MCU core in Verilog

    SystemVerilog 1 Other Updated Sep 17, 2024
  • fastbook Public

    Forked from fastai/fastbook

    The fastai book, published as Jupyter Notebooks

    Jupyter Notebook Other Updated Sep 19, 2023
  • Заметки по приему и передаче сигналов с частотной модуляцией

    Jupyter Notebook 3 Updated Jul 15, 2023
  • Заметки о приеме и передаче сигналов с амплитудной модуляцией

    Jupyter Notebook 1 Updated Jun 29, 2023
  • Модели систем синхронизации цифровых приемников (Octave и Simulink)

    MATLAB Updated Jan 25, 2023
  • Papers_STA Public

    Tcl 6 Updated Nov 24, 2022
  • Примеры использования cocotb для создания тестовых окружений

    VHDL 1 Updated Mar 7, 2022
  • Демонстрация трансляции Simulink модели с помощью MATLAB HDL Verifier и DPI в эталонную модель для HDL верификации на примере системы частотной синхронизации для QAM-16 сигналов.

    SystemVerilog 1 Updated Feb 21, 2022
  • Дробный понижающий передискретизатор с линейной интерполяцией

    SystemVerilog 1 Updated Feb 11, 2022
  • UVM агент для верификации IP-ядер с AXI-Lite интерфейсом

    SystemVerilog 2 Updated Feb 10, 2022
  • UVM агент для верификации модулей с AXI-Stream интерфейсом

    SystemVerilog 4 1 Updated Feb 10, 2022
  • IP-ядро сигма-дельта модулятора с набором драйверов для bare metal и linux

    C 1 Updated Dec 8, 2021
  • Простой пример Vivado Block Design для запуска Linux на Microblaze

    VHDL 1 Updated Nov 18, 2021
  • Скрипт для добавления в U-Boot новых плат Zynq и ZynqMP

    Shell Updated Nov 2, 2021
  • Простой драйвер для Linux для работы с ядром Xilinx AXI-GPIO

    C Updated Oct 8, 2021
  • Моргание светодиодом в Embedded Linux Raspberry PI 3 разными способами

    C++ Updated Sep 7, 2021
  • Tcl Updated Jul 28, 2021
  • System Generator модель системы автоматической регулировки усиления

    MATLAB 1 Updated Jul 3, 2021
  • Блок вычисления взаимной корреляционной функции двух комплексных сигналов с помощью быстрой свертки

    SystemVerilog 4 2 Updated Jul 2, 2021
  • IP-ядро преобразующее AXI-Stream в UART и обратно

    SystemVerilog 5 1 Updated May 13, 2021
  • IP-ядро, реализующее Fifo на основе DDR памяти и MIG c AXI4 Memory Map Interface

    SystemVerilog 8 2 Updated May 13, 2021
  • AXI-Stream Fifo на основе DDR памяти с использованием MIG c Native Interface

    SystemVerilog 3 2 Updated May 13, 2021
  • Тестовое окружение на примере проекта с семисегментными индикаторами с использованием UVM

    SystemVerilog 2 Updated May 3, 2021
  • Тестовое окружение на примере проекта с семисегментными индикаторами

    SystemVerilog 1 Updated Mar 21, 2021
  • Фильтр Собела и ввод/вывод видеопотока по HDMI

    VHDL 1 Updated Feb 18, 2021
  • Tik_Tac_Toe Public

    Крестики-нолик с управлением по PS/2 и выводом через VGA для платы A_C4E6E10_Board

    Verilog 1 Updated Oct 24, 2020
  • Простой канал с блочным помехоустойчивым кодированием и перемежением

    SystemVerilog 1 Updated Aug 31, 2020