Popular repositories Loading

1. FIFO_MIG_BASED_AXI FIFO_MIG_BASED_AXI Public

   IP-ядро, реализующее Fifo на основе DDR памяти и MIG c AXI4 Memory Map Interface

   SystemVerilog 8 2

2. Papers_STA Papers_STA Public

   Tcl 6

3. AXIS_to_UART AXIS_to_UART Public

   IP-ядро преобразующее AXI-Stream в UART и обратно

   SystemVerilog 5 1

4. Fast_Fourier_Correlation Fast_Fourier_Correlation Public

   Блок вычисления взаимной корреляционной функции двух комплексных сигналов с помощью быстрой свертки

   SystemVerilog 4 2

5. AXIS_UVM_Agent AXIS_UVM_Agent Public

   UVM агент для верификации модулей с AXI-Stream интерфейсом

   SystemVerilog 4 1

6. FIFO_MIG_BASED FIFO_MIG_BASED Public

   AXI-Stream Fifo на основе DDR памяти с использованием MIG c Native Interface

   SystemVerilog 3 2